Chapter 9 Power

技术微缩 (Technology Scaling)

• 让产品变得更便宜：

  • 希望以同样的价格在单块芯片上出售更多的功能（晶体管）

  • 以更低的成本制造相同的产品，以更低的价格出售相同的部件

  • 晶体管的价格必须降低

• 让芯片更快、更小、功耗更低

• 微缩是半导体产业的关键创新驱动力

• 技术迭代周期跨度为 2-3 年

• 将尺寸缩小 30%：

  • 减少栅极延迟 30%（将工作频率提高 43%）

  • 晶体管密度翻倍

  • 每次状态转换消耗的能量减少 65%（在频率增加 43% 的情况下，节省 50% 的功耗）

• 裸片尺寸 (Die size) 过去每一代都会增加 14%

• 如果没有Scaling，现代芯片的面积将会非常大

• Dennard 在 1974 年提出的经典微缩定律

技术微缩模型 Technology Scaling Models

• Full Scaling (Constant Electrical Field)

  • 理想模型 —— 尺寸和电压按相同的因子 S 共同微缩

• Fixed Voltage Scaling

  • 直到最近最常见的模型 —— 仅尺寸微缩，电压保持不变

• General Scaling

  • 最符合当今实际情况的模型 —— 电压和尺寸按不同的因子进行微缩

• $V_{DD}、V_T$$V_{DD}、V_{T}$ 按 $1/U$$1/U$ 因子缩放， $W、L、t_{ox}$$W、L、t_{ox}$ 按 $1/S$$1/S$ 因子缩放

• 随着晶体管变小，功耗密度保持不变

• 功耗与芯片面积成正比

• 电路速度变快

• $T_{OX}$$T_{OX}$ 缩放的挑战：栅极漏电

  • 栅氧化层缩放的要求，使得在 130nm 节点之后，栅极漏电流大到已经不切实际

  • 幸运的是，材料与工艺创新及时出现，缓解了这一问题

$T_{OX}$$T_{OX}$ 缩放带来了挑战？持续缩放的三大关键推动因素

• 应变硅 Strained Silicon 在 90nm 引入

  • 应变硅提高了驱动电流，从而放宽了栅氧化层继续缩放的要求

• 高 K 金属栅 High-K gate 在 45nm 引入

  • 高 k + 金属栅晶体管突破了栅氧化层缩放的瓶颈

• 三栅 Tri-gate 在 22nm 引入

  • 由于沟道有两个以上侧面受到栅极控制，沟道长度还能继续缩小到更小尺寸

• 在关断区，Tri-Gate 的漏电流更小，开启后，Tri-Gate 仍然能达到和 Planar 接近的较大驱动电流

• 随着工作电压降低，门延迟都会变大，但 22nm Tri-Gate 的延时曲线整体低于 32nm Planar

• 在目前的缩放中，静态功耗（Stand-by power）占主导，Design 和 Process 相互依赖。

• 工艺缩放会改善面积、延迟和功耗

• 经典缩放大约在 2006 年（130nm） 左右终结

  • 原因：栅氧厚度 $T_{ox}$$T_{ox}$ 与漏电问题

• 此后，推动继续缩放的主要动力来自材料创新

• 功率密度目前已经接近一些极端高热流场景的水平，比如：

  • 热板（Hot Plate）核反应堆（Nuclear Reactor）火箭喷嘴（Rocket Nozzle）

• 封装成本

• 电源供电网络设计

• 芯片和系统散热成本

• 抗噪声能力与系统可靠性

• 电池续航（在便携式系统中）

• 环境问题

• 功率以瓦特为单位，会决定电池续航时间（以小时计）

• 功率由连接到芯片 $V_{DD}$$V_{DD}$ 引脚的电压源提供

• 瞬时功率：

• 能量：

• 平均功率：

• 功率 Power 是曲线的高度。更低功率的设计，可能只是运行得更慢

• 能量 Energy 是曲线下的面积，两种方案可能消耗相同的能量

• 低功率设计不一定就是低能耗设计。

功耗耗散来源

• 总功耗：

• 动态功耗：

• $P_{switching}$$P_{switching}$ 开关功耗：给负载电容充电和放电

• $P_{shortcircuit}$$P_{shortcircuit}$ 短路电流功耗：切换过程中，电源轨之间短暂形成导通通路

• 静态功耗：

• 漏电功耗来自名义上应处于关闭状态的器件

  • 亚阈值漏电

  • 结漏电

  • 栅漏电

• 有比逻辑电路中，导通晶体管“对抗”时也会消耗功耗

  • 竞争电流 Contention Current（如 pseudo-nMOS）$I_{contention}$$I_{contention}$

• 作为 IC 设计者，降低功耗应采取自顶向下的方法，而不是自底向上

• 影响最大的层面是：应用层和体系结构层

动态功耗

• 当门输出上升时

  • 电容中存储的能量为：

  • $$\begin{array}{}\text{(}\text{7}\text{)}& E_C=\frac{1}{2}{C}_L{V}_{DD}^2\end{array}$$

  • 但从电源取出的能量为：

  • $$\begin{array}{}\text{(}\text{8}\text{)}& E_{VDD}={\int }_0^{\mathrm{\infty }}i(t)V_{DD}dt={\int }_0^{\mathrm{\infty }}{C}_L\frac{dV}{dt}{V}_{DD}dt\end{array}$$
    $$\begin{array}{}\text{(}\text{9}\text{)}& =C_L{V}_{DD}{\int }_0^{V_{DD}}dV=C_L{V}_{DD}^2\end{array}$$

• 来自 $V_{DD}$$V_{DD}$ 的能量中，一半在 pMOS 晶体管中以热的形式耗散，另一半储存在电容中；当门输出下降时，电容中的能量被释放到地，并在 nMOS 晶体管中以热的形式耗散。

• 一个 CMOS 反相器驱动负载电容 $C_L$$C_L$ ，查看不同电压、电流、功率、能量波形

• 开关功耗与活动因子

假设系统时钟频率为 $f$$f$，令

其中 $\alpha$$\alpha$ 为活动因子（activity factor），定义为电路节点从 0 跳变为 1 的概率（因为只有此时电路才消耗功率，节点从 1 跳变为 0 时没有从电源汲取任何能量）。

• 如果该信号是时钟， $\alpha =1$$\alpha=1$

• 如果该信号每个时钟周期只翻转一次， $\alpha =\frac{1}{2}$$\alpha=\frac{1}{2}$

所以，开关功耗为：

开关功耗

其中：

• 电容 $C$$C$：由扇出、连线长度、晶体管尺寸决定

• 电源电压 $V_{DD}$$V_{DD}$：随工艺代际缩放

• 活动因子 $\alpha$$\alpha$：平均而言导线翻转的频繁程度

• 时钟频率 $f$$f$：随工艺代际缩放

• 当晶体管切换时，nMOS 网络和 pMOS 网络可能会在瞬间同时导通

  • 这会导致一小段“短路”电流脉冲

  • 如果输入和输出的上升/下降时间相当，它通常 小于动态功耗的 10%

  • 一般情况下我们会忽略这一部分

• $t_{sc}$$t_{sc}$：每次翻转时短路脉冲持续多久

其中 $t_{sc}{V}_{DD}{I}_{peak}$$t_{sc}V_{DD}I_{peak}$ 对应一次短路事件消耗的能量，再乘 $f$$f$ 就得到短路功耗。

• 当 $V_{DD}-V_t>V_{in}>V_T$ 时，出现 $I_{short}$$I_{short}$ 尖峰

• 记住这个结论：$C_L$$C_L$ 下降时，$I_{shortcircuit}$$I_{shortcircuit}$ 上升

• 负载电容 $C_L$$C_L$ 越大，短路电流越小。

  • $C_L$$C_L$ 小时，输出变化快，输入和输出斜率关系更容易形成较强重叠导通，短路峰值更高

  • 短路电流峰值 $I_{peak}$$I_{peak}$ 取决于：

    1. pMOS / nMOS 的饱和电流

    2. 输入与输出边沿斜率的相对关系，而这个关系会受 $C_L$$C_L$ 影响

• 如何最小化短路功耗

  • 保持输入与输出的上升/下降时间尽量相同

  • 如果

  那么短路功耗会被消除，因为两个器件不会在同一时刻同时导通

期末必考题

• 估算在 1 GHz 下的动态功耗。忽略连线电容和短路电流。

• 在忽略短路电流的情况下，动态功耗仅由开关功耗决定

• 两类器件：

  • logic transistor：活动因子 $0.1$$0.1$

  • memory transistor：活动因子 $0.02$$0.02$

  所以要分开算，再相加：

  $$\begin{array}{}\text{(}\text{23}\text{)}& P_{dynamic}=(0.1C_{logic}+0.02C_{mem})V_{DD}^{2}f\end{array}$$

静态功耗

• 三种主要漏电来源：

  • 栅极漏电

  • 漏极结漏电

  • 亚阈值电流（低能耗电路设计中的主导因素）

• 它对 $t_{ox}$$t_{ox}$ 和 $V_{gs}$$V_{gs}$ 极其敏感

  • 在较老工艺中通常可以忽略

  • 在一些 65 nm 及以下工艺 中，它会接近亚阈值漏电

• 对于 pMOS，栅漏电通常比 nMOS 小一个数量级

• 在工艺上可通过保持 $t_{ox} > 10.5\ \text{Å}$ 来控制漏电

  • 高 k 栅介质 有帮助

  • 一些工艺会提供多种 $t_{ox}$$t_{ox}$

    • 例如：给 3.3 V I/O 晶体管使用更厚的氧化层

• 在电路上可通过限制 $V_{DD}$$V_{DD}$ 来控制漏电

• 亚阈值漏电分量当 MOSFET 工作在亚阈值区时（即$V_{GS}$$V_{GS}$低于阈值电压），源极和漏极之间仍然存在的电流。

• $V_T$$V_T$ 越大，亚阈值电流越小

• 对于 $V_{ds} > 50\ \text{mV}$ 有：

• 其中$I_{off}$$I_{off}$ 表示在 $V_{gs}=0,V_{ds}=V_{DD}$$V_{gs}=0,\quad V_{ds}=V_{DD}$ 时的漏电流

结漏电

• 来自反向 p-n 结的隧穿漏电，发生在扩散区与衬底或阱之间

• 带间隧穿（BTBT, Band-to-Band Tunneling）可能相当显著

  • 特别是在高 $V_t$$V_t$ 晶体管中，此时其他漏电较小

  • 当 $V_{db}=V_{DD}$$V_{db}=V_{DD}$时最严重

• 温度越大，阈值电压越小，漏电流越大。

• 功耗对设计至关重要

• 功耗包括：开关功耗、短路功耗和漏电功耗

• 影响开关功耗的因素

• 影响短路功耗的因素

• 漏电及其组成部分

活动因子估计

• 设

• 则

• 当 $P=0.5$$P=0.5$（完全随机数据）时， $P_{0\to 1}=0.25$$P_{0\to1}=0.25$

• 但数据通常并不是完全随机的

  • 例如：表示银行账户余额的 64 位数据，其高位通常为 0

• 数据经过 AND 和 OR 门传播后，活动因子通常会更低

  • 与具体设计有关，但通常 $\alpha \approx 0.1$$\alpha \approx 0.1$

复杂门的活动因子估计

• 对于 NOR 门，设输入 $A$$A$、$B$$B$ 为 1 的概率分别为 $P_a$$P_a$、$P_b$$P_b$

• 输出为 1 的概率：

• 输出从 0 跳到 1 的活动因子：

• 开关活动强烈依赖于输入统计特性

• 学会计算不同门的活动因子

• 信号之间的相关性会影响开关活动

通过降低活动因子 $\alpha$$\alpha$ 来降低开关功耗

降低开关活动：逻辑重构

• 逻辑重构：通过改变逻辑网络的拓扑结构来减少翻转次数

  • 链式结构（Chain structure）

  • 树式结构（Tree structure）

  • 同样的四输入与门

• 对于随机输入，链式实现的总体开关活动比树式实现更低

• 降低开关活动：输入排序

  • 输入排序：

  $$\begin{array}{}\text{(}\text{30}\text{)}& (1-0.5\times 0.2)(0.5\times 0.2)=0.09\end{array}$$
  $$\begin{array}{}\text{(}\text{31}\text{)}& (1-0.1\times 0.2)(0.1\times 0.2)=0.0196\end{array}$$

  • 在计算中间节点的翻转概率（开关活动因子）

  • 将翻转率高（为 1 的概率高）的信号尽量晚一些引入，通常更有利

降低 $V_{dd}$$V_{dd}$ 与尺寸优化

• 将器件尺寸优化与降低电源电压结合起来，是降低逻辑网络能耗的非常有效的方法

• 器件尺寸会影响动态能耗

  • 对于总体有效扇出 F 较大的网络，收益最大

• 左图：降低 $V_{DD}$$V_{DD}$ 降低能量，但会增加延迟，所以存在一个能量-延迟总体最优点。

• 级努力 $f$$f$ 存在最优点，而且总体有效扇出越大（$F$$F$ 越大），最佳 $f$$f$ 越大

在满足特定延迟要求的前提下，如何通过调整晶体管尺寸和电源电压来实现系统总能量消耗的最小化？

• 面向最小能量的晶体管尺寸设计

  • 目标：最小化整个电路的能量

    • 设计参数：$f$$f$ 和 $V_{DD}$$V_{DD}$

    • 约束条件：

  $$\begin{array}{}\text{(}\text{32}\text{)}& t_p\le t_{pref}\end{array}$$

  其中 $t_{pref}$$t_{pref}$ 是在 $f=1$$f=1$ 且 $V_{DD}=V_{ref}$$V_{DD}=V_{ref}$ 时该电路的参考延迟

  • 延时

  $$\begin{array}{}\text{(}\text{33}\text{)}& t_p=t_{p0}((1+\frac{f}{\gamma })+(1+\frac{F}{f\gamma }))\end{array}$$

• $V_{TE}$$V_{TE}$ 是有效阈值电压， $V_{DD}-V_{TE}$$V_{DD}-V_{TE}$ 是有效过驱动电压

• 延迟比写成两部分：

1. 电压下降带来的影响（电压下降，门变慢。）

2. 尺寸 $f$$f$ 带来的影响

• 单次翻转能量

归一化之后

多电源电压

• 降低 $V_{DD}$$V_{DD}$ 会使动态功耗按平方关系下降

  • 但会增大门延迟（降低性能）

• 在设计时确定关键路径，并对这些路径上的晶体管使用较高的 $V_{DD}$$V_{DD}$ 以保证速度。 对其他门使用较低的 $V_{DD}$$V_{DD}$，尤其是那些驱动大电容的门（因为这样能获得最大的能量收益）。

多电源电压的考虑事项

• 需要多少种 $V_{DD}$$V_{DD}$？——两种越来越常见

  • 许多芯片本来就已经有两路电源（一路给核心，一路给 I/O）

• 当组合使用多个电源时，只要低电源电压模块去驱动高电源电压门（step-up），就需要电平转换器（level converter）

  • 如果由 $V_{DDL}$$V_{DDL}$ 供电的门去驱动 $V_{DDH}$$V_{DDH}$ 供电的门，则 pMOS 永远无法完全关断（不够高）

  • 对于电压 step-down 的情况，不需要电平转换器

  • 中间的图就是电平转换器：把低电压域 $V_{DDL}$$V_{DDL}$ 的输入信号 $A$$A$，转换成 高电压域 $V_{DDH}$$V_{DDH}$ 的全摆幅输出 $Y$$Y$：当 $A=0$$A=0$ 时 N1 截止而 N2 导通。N2 将 $Y$$Y$ 下拉至 0，这使 P1 导通将 $X$$X$ 上拉至 $V_{DDH}$$V_{DDH}$ 因而保证了 P2 截止。当 $A=1$$A=1$ 时 N1 导通而 N2 截止，N1 将 $X$$X$ 下拉至 0，这使 P2 导通，将 $Y$$Y$ 上拉至 $V_{DDH}$$V_{DDH}$。无论哪种情况，电平转换器的行为都是一个缓冲器，它正确地驱动 $Y$$Y$ 在 0 和 $V_{DDH}$$V_{DDH}$ 之间变化而不会有使晶体管保持部分导通的风险。遗憾的是，电平转换器会在每个电压域的跨越处引起额外的延时(大约 2 个 FO4)和功耗。

• 让每个模块在满足性能要求的前提下，以尽可能低的电压和频率运行

  • 例如，一个片上系统 SoC：

    • 存储器使用较高供电电压，以保证存储单元稳定性

    • 处理器使用中等电压

    • 低速运行的 I/O 外设使用较低电压

• 电压域

  • 为不同模块提供独立电源

  • 当信号从低 $V_{DD}$$V_{DD}$ 电压域跨越到高 $V_{DD}$$V_{DD}$ 电压域时，需要使用电平转换器

• 动态电压缩放

  • 根据负载动态调整 $V_{DD}$$V_{DD}$ 和频率 $f$$f$

• 硬件控制电路 DVS Controller 实时监控核心逻辑 Core Logic 的工作负载和温度

• 当判断当前负载较低时，控制器输出信号 Freq Control，调低系统时钟频率，同时通知外部的电压调节器 Switching Voltage Regulator 降低核心逻辑的供电电压 $V_{DD}$$V_{DD}$

• Working slow ：不采用 busy + idle 模式，而是降低频率和电压，让任务刚好填满可用时间，从而降低功耗。动态功耗与电压的平方成正比 $P\propto f\cdot V_{DD}^2$$P \propto f \cdot V_{DD}^2$

  Working fast ：当遇到高强度的任务时，系统判定负载很重，必须立刻提高频率和电压，以最快速度处理任务。

动态电压缩放（DVS）

• 通过降低供电电压来拉长执行时间

  • 功耗按平方关系节省

  • 只以刚好满足截止时间的速度工作

• DVS 算法可以用硬件或软件实现

• 上图 传统模式：全速（高频高压）处理任务。橙色方块很高（功耗大）但很窄（执行时间短）

• 下图 DVS模式：降压降频模式，把任务横向拉长，降低功耗

时钟门控

• 降低活动率 $\alpha$$\alpha$ 的最好方法是：关闭未使用模块中寄存器的时钟

  • 节省时钟活动功耗（ $\alpha =1$$\alpha=1$）

  • 消除该模块中的所有翻转活动

  • 需要判断该模块是否会被使用

• 上图是一个经典的无毛刺门控时钟 (Glitch-free Clock Gater) 的硬件实现方式

• 不能直接把 Enable Logic 连到与门，而是先连到中间的 Enable Latch（受反向时钟控制），如果 Enable 信号在时钟为高电平时发生跳变，与门输出会产生极其危险的极窄脉冲（毛刺），导致后级寄存器状态错乱。加上 Latch 后，强制 Enable 信号只能在时钟为低电平时才传递给与门，从而避开毛刺风险。

泄漏控制

• 泄漏与延迟之间存在权衡

  • 目标是在 Sleep 模式下降低泄漏，在 active 模式下降低延迟

• 为了降低泄漏：

  • 增大 $V_t$$V_t$：多阈值电压 $V_t$$V_t$

    • 只在关键电路中使用低 $V_t$$V_t$

  • 增大 $V_s$$V_s$：堆叠效应

    • Sleep 时进行输入向量控制

  • 降低 $V_b$$V_b$

    • 体偏置

多阈值电压 $V_t$$V_t$

• 与 multiple $V_{dd}$$V_{dd}$ 类似，核心思想是利用 可用的时序裕量 timing slack

  • 对关键路径上的门分配低 $V_t$$V_t$

    • 关键路径通常具有负裕量或零裕量

  • 对非关键路径上的门分配高 $V_t$$V_t$

    • 非关键路径通常具有正裕量

• multiple $V_t$$V_t$ 可以在不同粒度上实现：门级、半门级、晶体管级等

  • 由于标准单元库的原因，门级实现较常见

  • 粒度越细，泄漏控制越好，但控制成本也越高

非常重要的一道例题

泄漏示例

• 重新估算一个 10 亿晶体管芯片的功耗

• 估计静态功耗

• 亚阈值泄漏:

  • 普通 $V_t$$V_t$：$100\text{ nA}/\mu m$$100 \text{ nA}/\mu m$

  • 高 $V_t$$V_t$：$10\text{ nA}/\mu m$$10 \text{ nA}/\mu m$

  • 所有存储器和 95% 的逻辑门使用高 $V_t$$V_t$

• 栅泄漏：$5\text{ nA}/\mu m$$5 \text{ nA}/\mu m$

• 结漏 : 可忽略

计算芯片中各类晶体管的总宽度

已知 $\lambda =25\text{ nm}=0.025\mu \text{m}$$\lambda = 25 \text{ nm} = 0.025 \mu\text{m}$

计算总漏电流

• “假设一半 turn-off，一半没有”。晶体管只有在关闭 (Off) 的状态下才会产生亚阈值漏电。在宏观统计上，可以合理假设在任意时刻，平均有一半的晶体管处于开启状态，另一半处于关闭状态。

• 栅漏电不区分 $V_t$$V_t$，所有晶体管都有 $5\text{ nA}/\mu \text{m}$$5 \text{ nA}/\mu\text{m}$ 的栅漏电，同样假设平均只有一半的管子满足漏电条件：

计算静态功耗 ($P_{static}$$P_{static}$)

堆叠效应

• 串联关闭的晶体管泄漏更小

  • $V_x > 0$，N2 的 $V_{gs}$$V_{gs}$ 为负

    • $V_x$$V_x$ 降低了 N2 的漏源电压，提高源端电压，由于体效应，提高阈值电压 $V_{th}$$V_{th}$，降低泄漏

  • DIBL 效应 Drain Induced Barrier Lowering：由于 $V_x$$V_x$ 大于 0，N2 两端的漏源电压（ $V_{ds}=V_{DD}-V_x$$V_{ds} = V_{DD} - V_x$）变小，根据这个效应，较小的 $V_{ds}$$V_{ds}$ 会导致晶体管的等效阈值电压 $V_{th}$$V_{th}$ 进一步升高

• 通过 2-stack 的泄漏约降低 10 倍

• 通过 3-stack 的泄漏会进一步降低

• 注意：随着 $V_T$$V_T$ 上升，亚阈值电流降低，但是总漏电不一定降低：当 $V_t$$V_t$ 超过某个临界点后，带间隧穿漏电（BTBT）会指数级爆发

电源门控

• 当模块空闲时关闭其电源，以节省泄漏功耗

  • 使用虚拟 $V_{DD}$$V_{DD}$，即 $V_{DDV}$$V_{DDV}$

  • 对输出进行门控，防止无效逻辑电平传到下一级模块

• 这是降低泄漏最常见的方法之一

  • 类似于用时钟门控降低动态功耗

• 典型的电源门控电路工作原理

• 一排并联的 PMOS 管（Sleep Transistors）控制着主电源（$V_{DD}$$V_{DD}$）到模块局部“虚拟电源”（$V_{DDV}$$V_{DDV}$）的通路。当模块闲置时，Sleep 信号拉高，关闭这排 PMOS 管，彻底切断该模块的电力供应

• 正常工作时（Sleep=0），希望 $V_{DD}$$V_{DD}$ 与 $V_{DDV}$$V_{DDV}$ 接近。这就要求 PMOS 管的导通电阻必须极小。为了减小电阻，必须把 PMOS 晶体管的宽度 W 做的很大，从而增大芯片面积，并且总是存在 IR drop 的问题

• 输出隔离电路：当 电源被切断，$V_{DDV}$$V_{DDV}$ 逐渐掉电的过程中，模块内部的逻辑节点会处于不确定的浮空状态，输出不能直接传给下一个还在正常通电运行的模块，引入输出隔离电路，当 Sleep = 1（进入睡眠）时，隔离门会无视掉电模块混乱的输出，“强行清零”。

• 在工作模式下，睡眠晶体管导通，核心电路通过虚拟 $V_{DD}$$V_{DD}$ 和虚拟 $V_{SS}$$V_{SS}$ 正常供电，但虚拟电源线上会存在一定噪声。

• 在待机模式下，睡眠晶体管关闭，核心电路与真实电源/地断开，虚拟 $V_{DD}$$V_{DD}$ 下降、虚拟 $V_{SS}$$V_{SS}$ 上升，从而减少泄漏。

电源级门控的优点与缺点

• 实现简单，可以在 IP 级完成，而不需要触及底层细节

  • 有利于工艺迁移

• 电源门控结合 DVFS 是移动设备中最常见的节能技术

• 睡眠晶体管上的电压降会降低正常工作时的性能

  • 因此需要把睡眠晶体管尺寸做得足够宽，以减小影响

• 宽睡眠晶体管的开关本身会产生动态功耗

  • 只有当电路睡眠时间足够长时才值得使用

• 动态体偏置：工作时使用正向体偏置降低 $V_T$$V_T$，提高速度；空闲时使用反向体偏置提高 $V_T$$V_T$，降低泄漏。

• 有效，但会给物理设计带来挑战

• 需要三阱工艺

关键总结

• 多种降低功耗的技术

  • 是 VLSI 设计中长期存在的重要问题

• 理解设计阶段与运行阶段之间的区别

• 理解影响动态功耗的因素及相关技术

• 理解影响泄漏功耗的因素及相关技术

低功耗设计策略

• 按不同设计层次分类：在 VLSI 设计过程中，不同层次都有可用于优化功耗的策略