Chapter 8 Speed

• 门延时的定义

• 传播延时的定义

• 上升/下降时间的定义

• 污染延时的定义

• 当输入发生变化时，输出至少在污染延时内保持它原来的值不变，并且至多在传播延时之后就改变为它的新值

• 到达时间

• positive slack 表示电路满足时序约束

• 晶体管级仿真器，例如 SPICE

  • 每个晶体管的行为都用微分方程来建模

  • 通过数值方法求解这些微分方程

  • 模型阶数越高，精度越好

• 主流的基于查找表（LUT）的 EDA 工具

  • 对每个标准单元使用两个或更多查找表

  • 针对不同的工艺角 / 阈值电压 / 电源电压分别建立表格

• 速度快但精度没那么高的解析模型

  • 例如：RC 梯形模型

• 注意 VTC 中每个管子的工作区是如何变化的

• 必须记住$C_{OUT}$$C_{OUT}$的五种组成

• Unit NMOS ：$R$$R$、$C$$C$

• Unit PMOS ：$2R$$2R$、$C$$C$

  • 因此为了平衡上升、下降时间，我们可以把PMOS的宽度做成NMOS两倍

• 影响反相器延时的四个关键因素

• 输出负载

• 器件尺寸

• P/N尺寸比

• 输入转换斜率（Input slew）：Input slew 指输入信号从低到高或从高到低变化的快慢。

  • 会产生更大的 $L\cdot di/dt$$L \cdot di/dt$ 耦合效应

• 假设 NMOS 尺寸保持不变，只逐渐增大 PMOS 尺寸。

  $$\begin{array}{}\text{(}\text{1}\text{)}& \beta =\frac{W_p}{W_n}\end{array}$$

• 增大 PMOS 宽度，PMOS 的等效电阻减小，充电能力增强

• 同时，会导致更大的 PMOS 结电容需要被放电，因此会导致 H→L 延迟增大。

• Input Slew（上升/下降时间）

• 随着输入上升时间 $t_{rise}$$t_{rise}$ 变大，输出下降延迟 $t_{pHL}$$t_{pHL}$ 也在增加。

• 原因：输入信号如果变化很慢，NMOS 不是瞬间完全导通，而是在一段时间内逐渐导通。这样输出节点放电速度会变慢，所以输出从高到低的延迟会增大。

• 对于较老的工艺，这种关系几乎是线性的。

• 对于 32 nm 及以下的先进工艺，这种关系会变成非线性。

• 在 3 输入 NAND 门中标出栅电容和扩散电容。

• 导通的晶体管可以看作电阻

• 上拉网络或下拉网络可以建模为 RC 梯形网络

• 随着扇入数增加，延迟会近似按平方关系恶化

• 估算一个 3 输入 NAND 门在驱动 $h$$h$ 个相同门电路时的最坏情况下上升延迟和下降延迟。

• 非常重要的一页，必须全部搞清楚

• 我们之前假设每一个源极 / 漏极扩散区都有接触孔。

• 好的版图设计会尽量减小扩散区面积

• 例如：3 输入 NAND 门的版图可以共享一个扩散接触。

  • 可以使输出电容减少 $2C$$2C$。

  • 合并没有接触孔的扩散区也可能进一步有帮助。

• 除了前面提到的因素之外，复杂门电路的延迟还取决于输入模式。

• 大多数时候，设计者更关心最坏情况延迟，而不是最好情况延迟。

更快的设计：尺寸调整

• 前提假设

  • 扇出电容占主导

• 渐进式尺寸调整

  • 按照自下而上的顺序，NMOS 晶体管尺寸逐渐变小

  • 最靠近输出端的 FET 尺寸最小

  • 可将延迟降低约 20%

    • 但随着工艺尺寸缩小，由于寄生电容更高，这种优化收益会降低

• 用 buffer 把前面的逻辑门和后面的大负载隔开，避免前级逻辑门直接驱动很大的负载电容。

• 对于每一种组合逻辑单元族：

  • 有 $M\times N$$M \times N$ 种不同的单元类型 / 尺寸

    • $M$$M$ 种阈值电压 $V_t$$V_t$

    • 对于每种 $V_t$$V_t$，有 $N$$N$ 种尺寸

• 设计者需要从单元库中选择合适的单元尺寸和器件类型，使得：

  • 满足所有时序约束，例如延迟约束

  • 总功耗最小化

• 通常，一个逻辑路径的输入电容是受限制的

• 逻辑电路还需要驱动一定的电容

• 例子：Intel 微处理器中的 ALU 负载为 0.5 pF

• 如何调整 ALU 数据通路的尺寸，以获得最大速度？

• 我们已经在反相器链中解决过这个问题——能否把它推广到任意类型的逻辑？

逻辑努力是一种用于做出这些设计决策的方法

• 使用简单的延迟模型

• 允许进行粗略的快速估算

• 帮助在不同方案之间进行快速比较

• 强调其中显著的对称性

• 反相器链中每一级的传播延时

• 一般化

• 用与工艺无关的单位来表示延迟：

1. $f$$f$：努力延时，也称为 级努力。

• 与负载电容成正比

• 又包含两个部分：

  • $g$$g$：逻辑努力，衡量逻辑门相对于反相器的驱动电流能力，代表门的复杂性

  • 对反相器而言：g = 1

  • $h$$h$：电气努力，表示输出电容与输入电容之比，即扇出 fanout

2. $p$$p$：寄生延时

• 表示逻辑门驱动自己内部扩散电容所需要的时间

• 由内部寄生参数决定

• 是门本身固有的，并且与外部负载无关

其中：

• $d$$d$ 归一化延时

• $d_{abs}$$d_{abs}$：实际绝对延迟

• $\tau$$\tau$：扇出为1且无寄生电容的理想反相器的延时。

大约为：

• 65 nm 工艺中：约 3 ps

• 0.6 μm 工艺中：约 60 ps

理解逻辑努力

• 为什么叫 “努力”？

  • 对于给定负载，复杂逻辑门 相比 反相器 需要“更加努力”工作，才能达到类似的速度

• 逻辑努力定义为：

• 对反相器而言，逻辑努力定义为：

• 逻辑努力会随着逻辑门复杂度的增加而增大。输入个数增加，逻辑努力增大

• 根据定义，“能提供相同输出电流”要求，逻辑门与反相器的等效电阻相同

• 为什么反相器的 $p=1$$p = 1$，而 2 输入 NAND 的 $p=2$$p = 2$？

• 2 输入 NOR 门又怎么样？（也是 $p=2$$p = 2$）

解释：

为什么反相器 $p=1$$p = 1$？

• 寄生延迟 （本征）$p$$p$ 主要来自输出节点上的寄生电容（空载）。

  • 标准反相器中，输出节点连着：

  • 一个 PMOS 的漏端

  • 一个 NMOS 的漏端

PMOS 宽度为 2，NMOS 宽度为 1，则输出扩散电容大约正比于：

用公式7对其归一化：

为什么 NAND2 的 $p=2$$p = 2$？

2 输入 NAND 输出节点连接的扩散电容包括：

• 两个 PMOS 漏端： $2+2=4$$2 + 2 = 4$

• 一个 NMOS 漏端：$2$$2$

所以总输出寄生电容约为：

与反相器的基准 $3$$3$ 相比：

所以 NAND2 的寄生延迟约为 2。

• Tristate / mux：三态门 / 多路选择器

• 注意，NAND和NOR门的寄生延时一样， $p=n$$p = n$

• 计算 N 输入与非门 空载时 的低电平寄生延时

• 可见，寄生延时随输入数目N的增长大于线形增长

• g 相乘为整个路径逻辑努力大小

• 估算一个 N 级环形振荡器 的振荡频率

• 逻辑努力（反相器定义为1）：

  $$\begin{array}{}\text{(}\text{17}\text{)}& g=1\end{array}$$

  电气努力（输出和输入电容比）：

  $$\begin{array}{}\text{(}\text{18}\text{)}& h=1=\frac{C_{out}}{C_{in}}\end{array}$$

  寄生延迟（反相器定义为1）：

  $$\begin{array}{}\text{(}\text{19}\text{)}& p=1\end{array}$$

  级延迟（d=f+p=gh+p）：

  $$\begin{array}{}\text{(}\text{20}\text{)}& d=2\end{array}$$

  频率：

  $$\begin{array}{}\text{(}\text{21}\text{)}& f_{osc}=\frac{1}{2\cdot N\cdot d}=\frac{1}{4N}\end{array}$$

• 估算一个 扇出为 4 的反相器（fanout-of-4, FO4 inverter） 的延迟

• 逻辑努力：

• 电气努力：

• 寄生延迟：

• 级延迟：

• 多级逻辑路径延迟

  • 逻辑努力可以推广到多级网络

  • 必须记住的结论：逻辑努力与尺寸无关，电气努力与尺寸有关

  • 寄生延迟

• 路径逻辑努力

• 路径电气努力

• 路径努力

• 注意这个式子恒成立

• 对于有分支的路径 F = GH 不再成立

• 分支努力。引入分支努力（branching effort），用来计入路径各级之间的分支影响。

• 理解： $b$$b$ 是某一级的分支努力。这一级输出不仅要驱动主路径上的负载，还要顺带驱动分支出去的额外负载。

  • 若没有分支， $C_{\text{off path}}=0$$C_{\text{off path}}=0$，则 $b=1$$b=1$

  • 若有额外分支负载， $b>1$，说明这一级更吃力

注意，把路径上每一级的分支努力都乘起来，就是整条路径的总分支努力 $B$$B$。

• 各级电气努力的积，实际上是 BH ，而不只是 H 。

• 现在的路径努力：

多级延迟总结

• 寄生延迟

• 路径逻辑努力

• 路径分支努力

• 路径电气努力

• 路径努力

• 加入额外反相器时，$F$$F$ 不变

• $F$$F$ 不取决于尺寸，而取决于拓扑结构

• 设计快速电路

• 其中 。路径延时 $D$$D$ 也可以写成 $D_F$$D_F$ （路径努力延时）和 $P$$P$ （路径寄生延时）之和。

• 当每一级承担相同的努力时，延迟最小

• 因此，$N$$N$ 级路径的最小延迟为

• 这表明，一条路径的最小延时可以在只知道级数、路径努力、寄生延时的情况下估算出来，而不需要事先确定晶体管的尺寸。

• 为了获得最小延迟，门应该做多宽？

• 电容转换公式（Capacitance Transformation）

• 从后往前推，根据每个门所驱动的负载，利用电容变换求出各级门的输入电容。

• 通过检查输入电容是否满足输入端规格要求，来验证计算结果。

• 计算每一级的最优路径努力

• 选定 x 和 y 的尺寸，让 A 到 B 的延迟最小

1）算路径逻辑努力 $G$$G$

把路径上每一级门的逻辑努力相乘：

2）算路径电气努力 $H$$H$

就是终点负载除以起点输入电容：

3）算分支努力 $B$$B$

• 第一级输出分到 3 个 x 门，所以分支因子是 3

• 第二级输出分到 2 个 y 门，所以分支因子是 2

所以：

4）算总路径努力 $F$$F$

5）求最优级努力 $\hat{f}$$\hat f$

因为一共有 3 级，最优时每一级 effort 应该相等：

最优情况下，每一级都应该做到 $f_1=f_2=f_3=5$$f_1=f_2=f_3=5$。

6）算最小延迟

寄生延迟（牢记定义，每一级空载时）：

最优总延迟：

又因为 FO4 延迟 = 5，所以：

用公式：

从最后一级往前推。

先求 $y$$y$

最后一级门的输出负载就是 45，且它的逻辑努力 $g=5/3$$g=5/3$。

再求 $x$$x$

第二级门不仅驱动主路径上的 $y$$y$，还驱动分支上的另一个 $y$$y$，所以它看到的总输出负载是：

于是：

最后检查输入是否满足 A=8

第一级输出驱动 3 个 $x$$x$，总负载：

于是第一级输入电容应为：

正好和题目给的 A 端输入电容 8 一致，说明尺寸选对了。

进一步推导上升和下降时间相同时的管子比例

原笔记中的这张配图源文件已丢失，待补充。

最佳级数

• 一条路径应该使用多少级？

  • 级数最少不一定最快

• 例子：用单位反相器驱动 64 位数据通路

右图比较了不同级数的结果：

• $N=1$$N=1$: $f=64,D=65$$f=64,\ D=65$

• $N=2$$N=2$: $f=8,D=18$$f=8,\ D=18$

• $N=3$$N=3$: $f=4,D=15$$f=4,\ D=15$

• $N=4$$N=4$: $f=2.8,D=15.3$$f=2.8,\ D=15.3$

所以 3 级最快。

• 考虑在路径末端增加若干个反相器

  • 加多少个时延迟最小？

定义最佳的每级努力：

则有

最佳级努力

• 上式没有闭式解

• 忽略寄生延迟（ $p_{inv}=0$$p_{inv}=0$）时，可得

• 当 $p_{inv}=1$$p_{inv}=1$ 时，数值求解得到

• 这就是 FO4 的原因之一。

• 延迟对“恰好使用最佳级数”有多敏感？

• 当

时，延迟仍在最优值的 15% 以内

• 我们可以不用卡得那么死

• 级数比最优值稍多一些，通常“没那么糟”

• 沿任意尺寸调整方向，惩罚都相同（门尺寸比最佳值大一些或小一些，带来的延迟惩罚是对称的）

• 路径最快时，每一级的 effort 大约取 4 左右

• 逻辑努力法适合在不考虑面积/功耗代价时思考电路延迟

  • 数值化的逻辑努力可以表征各类门

  • 当每级努力延迟约为 4 时，路径最快

  • 路径延迟对级数、尺寸的敏感性较弱

  • 级数更少不一定意味着路径更快

  • 在 CMOS 中，NAND 比 NOR 更快

  • 反相器和 NAND2 最适合驱动大电容

• 它提供了一套讨论快速电路的语言

  • 但需要练习才能熟练掌握

• 它没有计入互连或转换时间（slew）的影响

• 它追求的是最高速度

  • 不是在给定延迟约束下的最小面积/最小功耗